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简单说明ALU的设计过程和原理性电路组成

时间:2019-09-21 07:31来源:未知 作者:admin 点击:
可选中1个或多个下面的关键词,搜索相关资料。也可直接点搜索资料搜索整个问题。 一般ALU都有2个数据入口,以及操作类型输入口。一个数据出口,以及进位,大于,等于,小于,溢

  可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。

  一般ALU都有2个数据入口,以及操作类型输入口。一个数据出口,以及进位,大于,等于,小于,溢出等逻辑输出。

  比如32位的ALU,2个数据入口和1个数据出口都是32位。至于操作类型用几位,取决于你的ALU都干什么操作以及内部译码的方式,位宽对于操作类型的编码来说,都有冗余的,可以方便扩展。

  上面这个是verilog写的异步的ALU模块接口。至于内部实现嘛,你要是只仿真,行为级的建模就行啦(直接用+,-,×,/),查查verilog的书很多写ALU的。否则的话,就要查组成原理的书啦。4位加法器总懂的吧,扩展扩展就差不多了。不要并行进位,不要桶形移位的话,基本上该有的操作,都可以用最基本的加法器完成,只是CLK数需要的多一些。内部是需要一些暂存器储存中间结果的。

  所谓异步ALU,你可以理解成是不同OpType执行的CLK数不同,RDYN有效后,表明BusY线和CGEL有效。外部模块就可以像读异步内存一样,读ALU结果了。

  至于电路,这里怎么画呀?只是原理性的话,你把ALU画成像央视裤衩楼那样的形状,再写上ALU三个字母,别人就认识了 哈哈

(责任编辑:admin)
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